TRIỂN KHAI THUẬT TOÁN MẬT MÃ AES TRÊN FPGA
DOI:
https://doi.org/10.59266/houjs.2024.416Từ khóa:
Tiêu chuẩn mã hóa tiên tiến (AES),, mật mã khối, FPGA, RS232, UARTTóm tắt
Với sự phổ biến hiện nay của mạng máy tính, hệ thống truyền thông không dây, v.v., bảo mật dữ liệu đã trở thành một chủ đề đặc biệt quan tâm trong các cơ sở hạ tầng thông tin mà chúng ta đang xây dựng, đang sử dụng và đang dựa vào trong cuộc sống hàng ngày. Việc triển khai phần cứng mật mã phải đối mặt với những yêu cầu nghiêm ngặt về giá thành thấp và độ phức tạp tính toán lớn. Bài báo này trình bày một kiến trúc mã hóa/giải mã rất nhỏ gọn cho thuật toán tiêu chuẩn mã hóa tiên tiến (AES). Kiến trúc AES đề xuất là một kiến trúc đường ống, được triển khai hiệu quả trong FPGA giá thành thấp.
Tài liệu tham khảo
[1]. Zeebaree, S.R.M. DES encryption and decryption algorithm implementation based on FPGA. Indonesian Journal of Electrical Engineering and Computer Science, 2020, 18, 2, 774–781, doi: 10.11591/ijeecs.v18.i2.pp774-781.
[2]. NIST, Advanced Encryption Standard, Federal Information Processing Standards Publication 197, May 2023.
[3]. Farooq, U.; Aslam, M.F. Comparative analysis of different AES implementation techniques for efficient resource usage and better performance of an FPGA. J. King Saud Univ. Comput. Inf. Sci. 2017, 29, 295–302.
[4]. Visconti, P.; Capoccia, S.; Venere, E.; Velázquez, R.; Fazio, R.D. 10 Clock- Periods Pipelined Implementation of AES-128 EncryptionDecryption Algorithm up to 28 Gbit/s Real Throughput by Xilinx Zynq UltraScale+ MPSoC ZCU102 Platform. Electronics 2020, 9, 1665.
[5]. Shahbazi, K.; Ko, S.-B. Area-Efficient Nano-AES Implementation for Internet-of-Things Devices. IEEE Trans. Very Large Scale Integr. VLSI Syst. 2021, 29, 136–148.
[6]. Sikka, P.; Asati, A.; Shekhar, C. High- throughput field-programable gate array implementation of the advanced encryption standard algorithm for automotive security applications. J. Ambient. Intell. Humaniz. Comput. 2021, 12, 7273–7279.
[7]. Murugan, C.A.; Karthigaikumar, P.; Priya, S.S. FPGA implementation of hardware architecture with AES encryptor using sub-pipelined S-box techniques for compact applications. Automatika 2020, 61, 682–693.
