PHÂN TÍCH VÀ THIẾT KẾ MẠCH SỐ TIÊU THỤ NĂNG LƯỢNG THẤP DỰA TRÊN CNTFET
DOI:
https://doi.org/10.59266/houjs.2026.1153Từ khóa:
công nghệ bóng bán dẫn, mạch số năng lượng thấp, công nghệ CMOS, phần tử nhớ Flip-Flop, bộ tính toán số học và logic, Internet vạn vậtTóm tắt
Cùng với sự phát triển mạnh mẽ của các hệ thống nhúng, Internet vạn vật (IoT), thiết bị điện tử y sinh…, đặt ra yêu cầu ngày càng khắt khe đối với các bo mạch số về mức tiêu thụ năng lượng, trong khi vẫn phải đảm bảo hiệu năng xử lý và độ tin cậy cao. Công nghệ bóng bán dẫn (transistor) dựa trên silic truyền thống (TTL, CMOS) đang dần tiếp cận các giới hạn vật lý khi tiếp tục thu nhỏ kích thước công nghệ, dẫn đến các vấn đề nghiêm trọng như dòng rò lớn, hiệu ứng kênh ngắn và suy giảm hiệu quả năng lượng. Trong bối cảnh đó, transistor hiệu ứng trường ống nano carbon (CNTFET) nổi lên như một giải pháp thay thế đầy triển vọng nhờ đặc tính vận chuyển điện tích gần như đạn đạo, điện áp ngưỡng có thể điều chỉnh và khả năng hoạt động hiệu quả ở điện áp thấp. Bài báo này trình bày một nghiên cứu toàn diện về cơ sở lý thuyết, phương pháp thiết kế và đánh giá hiệu năng các mạch số tiêu thụ năng lượng thấp dựa trên CNTFET. Các khối mạch cơ bản như Flip-Flop, các thanh ghi và bộ tính toán số học và logic (ALU) được thiết kế, mô phỏng và so sánh với các thiết kế tương đương sử dụng công nghệ CMOS. Các tiêu chí đánh giá bao gồm công suất trung bình, độ trễ lan truyền và tích công suất-độ trễ (PDP). Kết quả mô phỏng SPICE và Verilog-A cho thấy các mạch CNTFET có thể giảm từ 40-60% năng lượng tiêu thụ so với CMOS, trong khi độ trễ chỉ tăng nhẹ và vẫn nằm trong giới hạn cho phép đối với các ứng dụng nhúng và IoT.
Tài liệu tham khảo
Farhani, S., & Wei, B. L. (2025). Carbon nanotube FET-enabled VLSI architecture for energy-efficient deep learning accelerators in edge AI systems. Journal of Integrated VLSI, Embedded and Computing Technologies, 3(1), 31-37. https://doi. org/10.31838/JIVCT/03.01.05
Khan, I. A., Shah, O. A., Nandan, D., Rai, A., & Mahajan, A. (2025). Power efficient counter design using CNTFET with AI integration. Recent Advances in Electrical & Electronic Engineering, 18, Article 146649. https://doi.org/10.2174/0123520965358804241209095031
Padala, J., Kamarajugadda, K., & Movva, P. (2026). Exploration of digital building blocks in 32 nm CNTFET technology for scalable VLSI applications. Discover Electronics. https://doi.org/10.1007/s44291-026-00154-6
Abhay S. Vidhyadharan & Sanjay Vidhyadharan (2021). A novel ultra- low-power CNTFET and 45 nm CMOS based ternary SRAM. Microelectronics Journal, 111, 105033. https://doi.org/10.1016/j.mejo.2021.105033
Ghabri, H., Ben Issa, D., & Samet, H. (2019). Performance optimization of 1-bit full adder cell based on CNTFET transistor. Engineering, Technology & Applied Science Research, 9(6), 4933-4936. https://doi.org/10.48084/etasr.3156
Sankar, P. A. G., & Udhayakumar, K. (2025). MOSFET-like CNFET based logic gate library for low-power application: A comparative study. Semiconductor Integrated Circuits. https://doi.org/10.1088/1674-4926/35/7/075001
Yen, P. (2020). A review of CNTFET technology over CMOS technology for low power applications. International Journal of Sustainable Development in Computing Science, 2(2), Article 26.
Ghorbani, A., & Ghorbani, G. (2014). Energy efficient full adder cell design using CNTFET in 32 nanometer technology.
Ramos-Silva, J. N., Pacheco-Sánchez, A., Enciso-Aguilar, M. A., & Ramírez- García, E. (2020). Small-signal parameters extraction and noise analysis of CNTFETs.
Sandhie, Z. T., Ahmed, F. U., & Chowdhury, M. H. (2021). Design of novel 3T ternary DRAM with single word-line using CNTFET.
